ARQUITECTURA DE COMPUTADORAS II Funciones Estructura Componentes Registros ALU Unidad de Control Memorias Buses Entrada/Salida Memorias externas Elementos Perifericos UNNOBA - ARQUITECTURA DE COMPUTADORAS II Crecimiento CPU/Transistores Ley de Moore El numero de transistores por chip se duplica cada año El costo del chip permanece sin cambios CADA 18 MESES SE DUPLICA LA POTENCIA DE CALCULO SIN MODIFICAR EL COSTO UNNOBA - ARQUITECTURA DE COMPUTADORAS II Performance Se incrementa la velocidad del procesador Se incrementa la capacidad de la memoria La velocidad de la memoria corre siempre por detras de la velocidad del procesador UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 1 Caracteristicas del Procesador y la Dram Soluciones Incrementar el numero de bits que se manejan simultáneamente Cambiar las interfaces de las Dram Cache Reducir la frecuencia con que se debe acceder a la memoria principal Cache mas complejas y cache en el chip Incrementar el ancho de banda en la interconeccion Buses de alta velocidad Buses de diferente jerarquia según el uso UNNOBA - ARQUITECTURA DE COMPUTADORAS II ARQUITECTURA UNNOBA - ARQUITECTURA DE COMPUTADORAS II MODELO OSI Arquitectura son aquellos atributos visibles al programador Set de instrucciones, numero de bits usados para representacion de datos, mecanismos de E/S, tecnicas de direccionamiento, etc. Organizacion es como se implementan estos atributos Señales de control, Interfaces, Tecnologias de memoria UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 2 Funciones Vista Funcional Las funciones de una computadora son: Proceso de Datos Almacenamiento de datos Movimiento de datos Control Almacenamiento De datos Equipo De mov. De datos Mecanismo De control Proceso De datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Operaciones Operacion Movimiento de datos Almacenamiento e.j. Teclado a pantalla Equipo De mov. De datos Almacenamiento De datos e.j. Bajar de Internet a disco Equipo De mov. De datos Mecanismo De control Mecanismo De control Proceso De datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II Almacenamiento De datos Proceso De datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II 3 Operacion Operacion Proceso de o hacia almacenamiento Procesando desde almacenamiento a E/S e.j. Poniendo al dia mov. bancario Equipo De mov. De datos Almacenamiento De datos e.j. Imprimiendo el estado bancario Equipo De mov. De datos Mecanismo De control Mecanismo De control Proceso De datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II EL MODELO Von Neumann Almacenamiento De datos Proceso De datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II EL MODELO Von Neumann • El modelo Von Neumann tiene 5 componentes basicos: (1) Unidad de entrada (2) Unidad de salida (3) Unidad Aritmetica Logica (4) Unidad de Memoria (5) Unidad de Control UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 4 EL MODELO HARVARD Arquitectura Harvard originalmente se refería a las ARQUITECTURAS DE COMPUTADORAS que utilizaban dispositivos de almacenamiento físicamente separados para las instrucciones y para los datos (en oposición a la Arquitectura de Von Neumann) UNNOBA - ARQUITECTURA DE COMPUTADORAS II Se puede fabricar memoria mucho más rápida, pero a costa de un precio muy alto. La solución, por tanto, es proporcionar una pequeña cantidad de memoria muy rápida conocida con el nombre de CACHE. Mientras los datos que necesita el procesador estén en la caché, el rendimiento será mucho mayor que si la caché tiene que obtener primero los datos de la memoria principal. La optimización de la caché es un tema muy importante de cara al diseño de computadoras. La arquitectura Harvard ofrece una solución particular a este problema. Las instrucciones y los datos se almacenan en cachés separadas para mejorar el rendimiento. Por otro lado, tiene el inconveniente de tener que dividir la cantidad de caché entre los dos, por lo que funciona mejor sólo cuando la frecuencia de lectura de instrucciones y de datos es aproximadamente la misma. Esta arquitectura suele utilizarse en PICs, o Microprocontroladores, usados habitualmente en productos para procesamiento de audio y video. UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II El modelo con BUS Es un refinamiento del modelo Von Neuman Su propósito es el de reducir la cantidad de conexiones entre la CPU y sus sistemas La comunicación entre componentes se maneja por un camino compartido llamado BUS, el cual esta compuesto por Bus de datos Bus de direcciones Bus de control UNNOBA - ARQUITECTURA DE COMPUTADORAS II 5 Pipeline La arquitectura en pipeline consiste en ir transformando un flujo de datos en un proceso comprendido por varias fases secuenciales, siendo la entrada de cada una la salida de la anterior. UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II BUS 6 COMPUTADOR Se construye una configuración de uso general de funciones lógicas y aritméticas Este hardware realizara diferentes funciones de acuerdo a las señales de control aplicadas al mismo Acepta DATOS, SEÑALES DE CONTROL y PRODUCE RESULTADOS En lugar de reconfigurar el hardware, reconfiguramos las SEÑALES DE CONTROL para cada caso UNNOBA - ARQUITECTURA DE COMPUTADORAS II Señales de control Cada programa es una secuencia de pasos En cada paso se realiza una operación aritmética o lógica con ciertos datos. Para cada paso se necesita un nuevo conjunto de señales logicas UNNOBA - ARQUITECTURA DE COMPUTADORAS II SOLUCION Asociar un CODIGO ESPECIFICO a cada posible conjunto de SEÑALES DE CONTROL. Añadir al HARDWARE DE USO GENERAL una parte encargada de generar las SEÑALES DE CONTROL a partir del CODIGO ESPECIFICO. UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 7 CPU MEMORIA SECCION DE DATOS Consiste en un conjunto de registros numerados (direccionados) en forma consecutiva. Bit 4 bits: 1 nibble 8 bits: 1 octeto Las palabras pueden se de 16, 32, 64, 128 o mas bits. La estructura de la memoria consiste en un arreglo lineal de las diversas locaciones ordenadas en forma consecutiva El numero que identifica en forma univoca cada palabra se define como su dirección REGISTROS UNIDAD ARITMETICA LOGICA SECCION DE CONTROL interpreta las instrucciones y realiza la transferencia entre registros. Es responsable de la ejecucion de las instrucciones del programa, las que se almacenan en la memoria principal Interfaz entre la unidad de control y la unidad de datos. Comprende los registros PC (program Counter) y el IR (Instrucción Register) El CONTADOR DE PROGRAMA Contiene la dirección de la instrucción en ejecución. La instrucción a la que apunta el PC se rescata de memoria y se almacena en el IR, desde donde se la interpreta. UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Mapa de memoria Los dispositivos de Entrada/Salida se tratan como posiciones de memoria 0 2048 Una Memoria con un espacio de direcciones de 32 bits tiene una capacidad maxima de direccionamiento de 232 bytes = 4 Gigabytes SISTEMA OPERATIVO CODIGOS DE INSTRUCCION ESPACIO PARA EL USUARIO INTERPRETE DE INSTRUCCIONES PUNTERO DE PILA 231-4 PILA DEL SISTEMA FONDO DE LA PILA DATOS FUNCIONES LOGICAS Y ARITMETICAS DE USO GENERAL RESULTADOS DISCO TERMINAL IMPRESORA 232-4 UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 8 Estructura Perifericos Estructura - CPU Computadora Memoria principal CPU CPU Computer BUS Computer BUS Memoria E/S Lineas de comunicacion UNNOBA - ARQUITECTURA DE COMPUTADORAS II Registros E/S ALU CPU Conecciones Internas CPU Unidad de control UNNOBA - ARQUITECTURA DE COMPUTADORAS II Estructura – Unidad de Control Unidad de Control CPU Secuencias logicas ALU Con. Registers Unidad De Control Unidad de control Registros y Decodificadores Control De la memoria UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 9 UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Procesador UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 10 UNIDAD DE CONTROL UNNOBA - ARQUITECTURA DE COMPUTADORAS II ¿Que es un programa? Una secuencia de pasos Para cada paso se realiza una operacion logica o matematica Para cada operacion se necesita un set de señales de control diferentes UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II La CPU genera las direcciones, mientras que la memoria las recibe. El usuario escribe un programa en lenguaje de alto nivel, el cual se traduce a un lenguaje ensamblador por medio de un programa compilador Un programa ensamblador convierte el programa en lenguaje simbolico o lenguaje de maquina UNNOBA - ARQUITECTURA DE COMPUTADORAS II 11 FUNCION DE LA UNIDAD DE CONTROL Lenguaje de maquina: Lenguaje que puede entender el hardware. Utiliza palabras binarias Lenguaje ensamblador (o simbolico): Funcionalmente equivalente al lenguaje de maquina pero que utiliza nombres mas intuitivos (More, Add, Jump) Add r0, r1, r2 → 0110 1011 1010 1101 ENSAMBLADOR Para cada operación se provee un codigo unico e. J. ADD, MOVE Un segmento de hardware acepta ese codigo y genera las señales de control necesarias YA TENEMOS UNA COMPUTADORA MAQUINA UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Formato de lenguaje simbolico Lab_1: addcc %r1, %r2, %r3 ;Ejemplo de codigo simbolico Rotulo Comentario Mnemonico Operandos de destino Operandos de origen UNNOBA - ARQUITECTURA DE COMPUTADORAS II Mediante un programa ensamblador convierte el programa mnemonico en lenguaje simbolico o lenguaje de maquina UNNOBA - ARQUITECTURA DE COMPUTADORAS II 12 SALIDAS PARA LA UNIDAD DE CONTROL DEL REGISTRO %ir AL MUX C SI CMUX:1 AL MUX A SI AMUX:1 AL MUX B SI BMUX:1 UNNOBA - ARQUITECTURA DE COMPUTADORAS II Ejecución del programa: cada instrucción se carga en la CPU desde la memoria, una instrucción por vez, junto con cualquier dato que sea necesario para ejecutar la instrucción. La salida se coloca en la pantalla o en un disco Todo esto esta regulado por la unidad de control. Las instrucciones se ejecutan en la CPU a pesar que las instrucciones y los datos se encuentran almacenados en memoria UNNOBA - ARQUITECTURA DE COMPUTADORAS II AL MUX DE DIRECCIONES DE MEMORIA DE CONTROL CUANDO COND:111 (DECODE) LOGICA DE SALTOS DE CONTROL Componentes La UNIDAD DE CONTROL y la UNIDAD ARITMETICA Y LOGICA constituyen la UNIDAD CENTRAL DE PROCESO Las INSTRUCCIONES y los DATOS necesitan ingresar al sistema y poder entregar sus resultados e.j. ENTRADA/SALIDA Se requiere un almacenamiento temporario de los codigos y sus resultados Memoria principal UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 13 Repaso El usuario escribe un programa en un lenguaje de alto nivel. Mediante un programa ensamblador se convierte el programa en lenguaje simbolico a lenguaje de maquina. Se almacena en disco. El sistema operativo de la computadora carga el programa en lenguaje de maquina desde el disco a la memoria principal UNNOBA - ARQUITECTURA DE COMPUTADORAS II Durante la ejecución del programa, cada instrucción se carga en la CPU desde la memoria, a razón de una instrucción por vez, junto con cualquier dato necesario para ejecutar la instrucción. La salida del programa se coloca en un dispositivo como una unidad de disco o una pantalla de video. Todas estas operaciones están reguladas por la unidad de control. Las instrucciones se ejecutan dentro de la CPU a pesar de que las instrucciones y datos se encuentran almacenados en memoria UNNOBA - ARQUITECTURA DE COMPUTADORAS II La interfaz entre la unidad de control y la unidad de datos utiliza los siguientes registros PC (Contador de programas o Program Counter) que almacena la dirección de la instrucción en ejecución Y IR (Registro de instrucciones o Intruction Register) donde se guarda e interpreta la instrucción almacenada en el PC UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 14 REGISTROS ORIGEN 1 (rs1) DEL BUS DE DATOS INDICADOR DE ESTADO DESPLAZADOR COMPLEMENTADOR LOGICA ARITMETICA Y BOOLEANA BUS INTERNO DEL SISTEMA ALU REGISTROS REGISTROS ORIGEN 2 (rs2) UNIDAD DE CONJUNTO CONTROL DE selecciona y regula las funciones de los REGISTROS y de la ALU REGISTROS Del IR UNIDAD DE CONTROL AL BUS DE DIRECCIONES A LOS REGISTROS DE DESTINO (rd) UNNOBA - ARQUITECTURA DE COMPUTADORAS II AL BUS DE DATOS ALU ESTADOS A LA UNIDAD DE CONTROL UNNOBA - ARQUITECTURA DE COMPUTADORAS II CICLO DE INSTRUCCION Dos pasos Extraer Ejecutar Ciclo de extracción COMIENZO UNNOBA - ARQUITECTURA DE COMPUTADORAS II EXTRAER PROXIMA INSTRUCCION Ciclo de ejecución EJECUTAR LA PROXIMA INSTRUCCION FINALIZAR UNNOBA - ARQUITECTURA DE COMPUTADORAS II 15 Registros de control y estado Ejemplo Se emplean para controlar el funcionamiento de la CPU Contador de programa (PC) Contiene la dirección de la instrucción a captar Registro de instrucción (IR) Contiene la información de la instrucción de la ultima dirección captada Registro de dirección de memoria (MAR) Contiene la dirección de una posición de memoria Registro intermedio de memoria (MBR) Contiene la palabra de datos a escribir en memoria, o la palabra leída mas recientemente Un procesador posee un solo registro de datos llamado ACUMULADOR (AC). Las INSTRUCCIONES y los DATOS son de 16 bits. El FORMATO DE INSTRUCCIÓN indica que puede haber 24=16 códigos de operación (codops) diferentes. Se pueden redireccionar hasta 212=4096 palabras de memoria UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II MEMORIA Codops 0001=116= cargar AC desde memoria 0010=216= Almacenar AC en memoria 0101=516 =sumar a AC un dato de memoria REGISTROS 300 PC 301 AC 302 IR … 940 941 codops 1: cargar 2: almacenar 5: sumar UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 16 El fragmento del programa suma el contenido en la direccion 94016 con el contenido de la palabra 94116 y almacena el resultado en esta ultima posicion Se requieren TRES INSTRUCCIONES que consumen TRES CICLOS DE CAPTACION y TRES DE EJECUCION 1. El CONTADOR DE PROGRAMA (PC) contiene el valor 300 (direccion de la primera instrucción) Esta instrucción se carga en el REGISTRO DE INSTRUCCIÓN (IR) 2. La notacion es hexadecimal, por lo que los primeros cuatro bits de IR indican que el acumulador (AC) se va a cargar. Los restantes 12 bits especifican la dirección que es 940 3. El registro PC se incrementa y capta la siguiente instrucción. UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 1. El CONTADOR DE PROGRAMA (PC) contiene el valor 300 (dirección de la primera instrucción). Esta instrucción se carga en el REGISTRO DE INSTRUCCIÓN (IR) MEMORIA REGISTROS 300 1940 300 301 5941 302 2941 1940 … 2. Los primeros cuatro bits de IR indican que el acumulador (AC) se va a cargar. Los restantes 12 bits especifican la dirección que es 940 (recordar que son valores hexadecimales) MEMORIA REGISTROS PC 300 1940 300 PC AC 301 5941 0003 AC IR 302 2941 1940 IR … 940 0003 940 0003 941 0002 941 0002 UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 17 3. El registro PC se incrementa y capta la siguiente instrucción. 4. El contenido anterior de AC y el de la posición de memoria 941 se suman y el resultado se almacena en AC MEMORIA REGISTROS MEMORIA REGISTROS 300 1940 301 PC 300 1940 301 PC 301 5941 0003 AC 301 5941 0005 AC 302 2941 5941 IR 302 2941 5941 IR … … 940 0003 940 0003 941 0002 941 0002 316+216=516 UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 5. El registro PC se incrementa y se capta la siguiente instrucción 6. El contenido de AC se almacena en la posición 941 MEMORIA REGISTROS MEMORIA REGISTROS 300 1940 302 PC 300 1940 301 PC 301 5941 0005 AC 301 5941 0005 AC 302 2941 2941 IR 302 2941 2941 IR … … 940 0003 940 0003 941 0002 941 0005 UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 18 Diagrama de estado del ciclo de instruccion Registros visibles por el usuario Uso general Pueden ser asignados por el programador. Pueden ser utilizados para direccionamiento o contener el operando para cualquier código de operación De datos Solo contienen datos y no se pueden emplear para el calculo de direcciones De direccion Pueden ser de uso general o dedicados a un modo de direccionamiento. Punteros de segmentos Registros indice Punteros de pila UNNOBA - ARQUITECTURA DE COMPUTADORAS II Registros de control y estado Se emplean para controlar el funcionamiento de la CPU Contador de programa (PC) Contiene la dirección de la instrucción a captar Registro de instrucción (IR) Contiene la ultima dirección captada Registro de dirección de memoria (MAR) Contiene la dirección de una posición de memoria Registro intermedio de memoria (MBR) Contiene la palabra de datos a escribir en memoria, o la palabra leída mas recientemente UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Uso de los registros La instrucción captada se carga en el IR donde se analizan el codigo de operación y los campos del operando Se intercambian los datos en memoria por intermedio del MAR y el MBR El MAR se conecta directamente al bus de direcciones El MBR se conecta directamente al bus de datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II 19 Flujo de Datos. Ciclo de extraccion Depende del diseño particular de la CPU pero en general se cumplen los siguientes pasos: CARGA PC contiene la direccion de la proxima instruccion La direccion se mueve al MAR La direccion se coloca en el bus de direcciones La unidad de control requiere la lectura de memoria El procesador interpreta y ejecuta la action Los resultados se colocan en el bus de datos, copiados al MBR y luego al IR Mientras tanto el PC se incrementa en 1 Flujo de Datos. Ciclo de extraccion Flujo de Datos. Ciclo de extraccion Se examina el IR Si el direccionamiento es indirecto, se ejecuta este. Los N bits de la derecha del MBR se transfieren al MAR La unidad de control requiere la lectura en memoria El resultado (las direcciones de los operandos) se mueven al MBR Flujo de Datos. Ejecucion Puede tomar muchas formas Depende de la instruccion a ser ejecutada Puede incluir Lectura/escritura de memoria Entradas/salidas Transferencias entre registros Operaciones de la ALU 20 Ciclo de ejecucion Procesador – Memoria Los datos se transfieren entre la CPU y la memoria principal Procesador – E/S Los datos se transfieren entre la CPU y los módulos de E/S. Proceso de datos Operaciones logicas o aritmeticas sobre los datos Control Alteracion de la secuencia de operaciones e.j. Saltos (jump) Combinacion de los anteriores pasos UNNOBA - ARQUITECTURA DE COMPUTADORAS II Organización del procesador Captar instrucción: La CPU lee una instrucción de memoria Captar datos: La ejecucion de una instrucción puede exigir leer datos de la memoria o de un modulo de E/S Procesar datos: La ejecucion puede exigir llevar a cabo alguna operación aritmetica o logica Escribir datos: Los resultados pueden exigir escribir datos en la memoria o en un modulo de E/S UNNOBA - ARQUITECTURA DE COMPUTADORAS II Ciclo de instrucción Incluye los siguientes subciclos Captación: Llevar la siguiente instrucción de la memoria a la CPU Ejecución: Interpretar el código y llevar a cabo la operación indicada Interrupción: Si esta habilitada, salvar el proceso actual y atender la interrupción. Finalizada esta volver al proceso UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 21 Seccion de Control Seccion de control Pueden ser mediante SOFTWARE (FIRMWARE) o CABLEADA SOFTWARE El corazon es una memoria ROM de 2048 palabras de 41 bits Cada palabra es una MICROINSTRUCCION UNNOBA - ARQUITECTURA DE COMPUTADORAS II INICIO DE LA ACCION 1. Cuando se prende la computadora, un circuito de inicialización (boostrap) coloca la micro palabra de la dirección o de la memoria de control en el registro de instrucciones del microprograma para su ejecución. 2. De acuerdo a los valores del campo COND del registro MIR, y la salida de la lógica de los saltos de control, se seleccionan las palabras a ejecutar desde alguna de las entradas NEXT, DECODE, JUMP del multiplexador de direcciones de la memoria de control. 3. Cada palabra de 41 bits comprende 11 campos distintos UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II CAMPO COND (salto condicional) El microcontrolador rescata la micropalabra siguiente 1. Desde la posicion siguiente 2. Desde la posicion indicada en el cmapo JUMP ADDRESS del MIR 3. Desde los bits de codigo de operación alacenados en %ir Este campo se interpreta de acuerdo a la tabla De acuerdo a las banderas n, z, v o c, o del bit 13 del %ir. Cuando COND vale 111 la dirección de la memoria de control se toma de los valores del %ir UNNOBA - ARQUITECTURA DE COMPUTADORAS II 22 UNNOBA - ARQUITECTURA DE COMPUTADORAS II CORAZON: Memoria ROM de 2048 palabras de 41 bits. Contiene los valores de todas las lineas que deben controlarse para implementar cada instrucción a nivel de usuario Es una memoria de control (control store) Cada palabra de 41 bits en una microinstrucción. La ejecución de microinstrucciones se controla a traves del registro de microinstrucciones del programa (MIR) del registro de estado %psr y un mecanismo para determinar los saltos, conformado por la UNIDAD DE SALTOS DE CONTROL (CBL CONTROL BRANCH LOGIC) y el MULTIPLEXOR DE DIRECCIONES de la memoria de control No hay CONTADOR DE PROGRAMAS porque la proxima microinstrucción a realizar se calcula en cada ciclo de reloj UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II REGISTRO QUE DEBE COLOCARSE EN EL BUS A ORIGEN DE DATOS PARA EL DECODIFICADOR A REGISTRO QUE DEBE COLOCARSE EN EL BUS B ORIGEN DE DATOS PARA EL DECODIFICADOR B DIRECCION DEL REGISTRO DONDE SE ALMACENARAN LOS DATOS DEL BUS C ORIGEN DE DATOS PARA EL DECODIFICADOR C LEER O ESCRIBIR EN MEMORIA 11 BITS MENOS SIGNIFICATIVOS DEL FORMATO DE LAS MICROPALABRAS SALTO CONDICIONAL UNNOBA - ARQUITECTURA DE COMPUTADORAS II 23 EJEMPLO A 0 : R[ir] ← AND [R(pc),R(pc)]; READ ; /Leer una instrucción desde memoria principal y realizar AND A M U X 100000 1. B B M U X C C M U R W X D R A L U C O N D J U M P A D D R 100000 Los campos A y B tienen el formato del PC (Contador de Programa) sin modificaciones 3210:10000002. Esta instrucción carga el registro PC en ambos buses A y B , con lo que se transfiere una palabra a la ALU sin producirle modificaciones A A M U X B B M U X C C M U R W X D R A L U C O N D J U M P A D D R A A M U X B B M U X C C M U R W X D R A L U C O N D J U M P A D D R 10000001000000 10000001000000100101 1. Los campos A y B tienen el formato del PC (Contador de Programa) sin modificaciones 3210:10000002. 1. Los campos A y B tienen el formato del PC (Contador de Programa) sin modificaciones 3210:10000002. 2. AMUX y BMUX son cero porque estos datos se toman directamente del registro MIR. 2. AMUX y BMUX son cero porque estos datos se toman directamente del registro MIR. 3. El registro de destino de la operación de lectura es el registro de instrucciones ir cuya identificación binaria es 37 10:1001012 en el Campo C. 24 A A M U X B B M U X C C M U R W X D R A L U C O N D J U M P A D D R A A M U X B B M U X C C M U R W X D R A L U C O N D J U M P A D D R 100000010000001001010 10000001000000100101010 1. Los campos A y B tienen el formato del PC (Contador de Programa) sin modificaciones 3210:10000002. 1. Los campos A y B tienen el formato del PC (Contador de Programa) sin modificaciones 3210:10000002. 2. AMUX y BMUX son cero porque estos datos se toman directamente del registro MIR. 2. AMUX y BMUX son cero porque estos datos se toman directamente del registro MIR. 3. El registro de destino de la operación de lectura es el registro de instrucciones ir cuya identificación binaria es 37 10:1001012 en el Campo C. 3. El registro de destino de la operación de lectura es el registro de instrucciones ir cuya identificación binaria es 37 10:1001012 en el Campo C. 4. CMUX : 0 porque el valor se toma del MIR 4. CMUX : 0 porque el valor se toma del MIR 5. RD:1 por ser una accion de lectura. 6. WD:0 por no ser una accion de escritura A A M U X B B M U X C C M U R W X D R A L U C O N D J U M P A D D R A A M U X B B M U X C C M U R W X D R A L U C O N D J U M P A D D R 100000010000001001010100101 10000001000000100101010010100000000000000 1. Los campos A y B tienen el formato del PC (Contador de Programa) sin modificaciones 3210:10000002. 1. Los campos A y B tienen el formato del PC (Contador de Programa) sin modificaciones 3210:10000002. 2. AMUX y BMUX son cero porque estos datos se toman directamente del registro MIR. 2. AMUX y BMUX son cero porque estos datos se toman directamente del registro MIR. 3. El registro de destino de la operación de lectura es el registro de instrucciones ir cuya identificación binaria es 37 10:1001012 en el Campo C. 3. El registro de destino de la operación de lectura es el registro de instrucciones ir cuya identificación binaria es 37 10:1001012 en el Campo C. 4. CMUX : 0 porque el valor se toma del MIR 4. CMUX : 0 porque el valor se toma del MIR 5. RD:1 por ser una accion de lectura. 5. RD:1 por ser una acción de lectura. 6. WD:0 por no ser una accion de escritura 6. WD:0 por no ser una acción de escritura 7. ALU: 0101 por ser una operación logica AND. 7. ALU: 0101 por ser una operación lógica AND. 8. COND: 000 porque el control se transfiere a la palabra siguiente 9. JUMPADDR es 0 porque el campo anterior no indica saltos 25 HDL HARDWARE DESCRIPTION LANGUAJE SECUENCIA DE HDL PARA UN CONTADOR DE MODULO 4. SECCION DE CONTROL CABLEADA UNNOBA - ARQUITECTURA DE COMPUTADORAS II El contador produce la secuencia de salida 00,01,10,11 y se repite en tanto la linea de entrada valga cero (X) Sentencias UNNOBA - ARQUITECTURA DE COMPUTADORAS II DISEÑO LOGICO DEL CONTADOR MODULO 4 DESCRIPTO EN HDL SECCION DE DATOS: Relacionada con la generacion de las SALIDAS y el cambio de los valores de cualquier elemento de memoria Sección de datos SECCION DE CONTROL: Maneja la forma de realizar las transiciones entre una senetencia y otra UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 26 CLOCK Y SELECCIÓN DEL DECODIFICADOR C. SOLO CAMBIA CUANDO LA SECCION DE CONTROL LO DETERMINA SIEMPRE 0 REGISTROS DE DATOS ACCESIBLES POR EL USUARIO %r0-%r31 REGISTRO %r1 32 BITS DE ENTRADA PROGRAM COUNTER: APUNTA A LA DIRECCION A SER LEIDA EN LA MEMORIA PRINCIPAL SELECCIONAN LOS REGISTROS A LEER O ESCRIBIR REGISTROS TEMPORARIOS NO ACCESIBLES POR EL MICROPROGRAMADOR INSTRUCCIÓN EN EJECUCION CC UNNOBA - ARQUITECTURA DE COMPUTADORAS II Diagrama logico de la ALU UNNOBA - ARQUITECTURA DE COMPUTADORAS II Operaciones aritmeticas de la ALU UNNOBA - ARQUITECTURA DE COMPUTADORAS II 27 Diagrama de estado del ciclo de instruccion Circuito simplificado de un PENTIUM UNNOBA - ARQUITECTURA DE COMPUTADORAS II Modulos de la computadora MEMORIAS UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 28 Memorias - formas DOS FORMAS DE ESCRITURA BIG-ENDIAN: El bit mas significativo en la dirección mas baja LITTLE-ENDIAN: El bit mas significativo en la dirección mas alta Solo se debe tener en cuenta en palabras mayores de 1 byte. Para un solo byte se utiliza big-endian Little-endian: INTEL Big-Endian: MOTOROLA, MAINFRAMES IBM, RISC UNNOBA - ARQUITECTURA DE COMPUTADORAS II LOS BITS SE AGRUPAN EN BYTES EN LA ACTUALIDAD UN BYTE ESTA COMPUESTO POR 8 BITS UNNOBA - ARQUITECTURA DE COMPUTADORAS II MEMORIAS Estructura jerarquica Una estructura jerárquica es una memoria que tenga diferentes niveles, con diferentes velocidades por nivel y diferentes tamaños LOS BYTES SE AGRUPAN EN PALABRAS EL TAMAÑO DE UNA PALABRA ESTA DADO POR EL TAMAÑO DE LOS REGISTROS DE LA CPU Los datos se copian entre niveles adyacentes por vez UNNOBA - ARQUITECTURA DE COMPUTADORAS II 29 Memorias - Jerarquias ¿QUIÉN SE OCUPA DEL TRASVASE ENTRE MEMORIAS? Incrementa la performance y los costos •LA CPU •EL SO EL TRASVASE SE DA SIEMPRE ENTRE CAPAS ADYACENTES UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II PROPIEDADES DE LAS DISTINTAS JERARQUIAS DE MEMORIA Direccionamiento de E/S CONTROLADOR DEL SISTEMA A15…A3 BUFFER DE DIRECCIONES TIPO DE MEMORIA TIEMPO DE ACCESO COSTO POR MBYTE TAMAÑO TIPICO UTILIZADO COSTO APROXIMADO REGISTROS 1 ns ALTO 1 Kb - CACHE 5 – 20 ns 80 1 Mb 80 MEMORIA PRINCIPAL 60 – 80 ns 0.7 1 Gb 70 DISCOS 10 ms 0.01 100 Gb 100 D63…D0 PROCESADOR BUFFER DE BUFFER DE PUERTOS DATOS DATOS PERIFERICOS A31…A0 IORD# BEx#,ADS# CONTROLADOR CONTROL DEL BUS I/O IOWR# UNNOBA - ARQUITECTURA DE COMPUTADORAS II 30 MEMORIAS INTERNAS UNNOBA - ARQUITECTURA DE COMPUTADORAS II PRINCIPIO DE LOCALIDAD En un programa, la mayor parte de las referencias de memoria se hacen con respecto a una pequeña cantidad de direcciones Cuando un programa hace referencia a una locacion de memoria, normalmente accede a ella en corto plazo: LOCALIDAD TEMPORAL. De igual manera hay una LOCALIDAD ESPACIAL. Los programas consumen mucho tiempo en interacciones dando vueltas sobre el mismo punto. Los accesos a la memoria son mucho mas lentos que la velocidad de las instrucciones, lo cual implica un CUELLO DE BOTELLA UNNOBA - ARQUITECTURA DE COMPUTADORAS II 31 CPU PRINCIPIO DE LOCALIDAD (bytes) PALABRA CACHE Espacio dividido en LINEAS kilobytes BLOQUE LOCALIDAD TEMPORAL LOCALIDAD ESPACIAL Probabilidad de repetir instrucciones (BUCLES) Probabilidad de repetir instrucciones cercanas Unidad de transferencia BLOQUES MEMORIA PRINCIPAL Un BLOQUE de memoria cabe exactamente en una LINEA del cache Espacio dividido en BLOQUES Gigabytes EFECTIVIDAD DE LA CACHE Organización tipica de un cache Processor UNNOBA - ARQUITECTURA DE COMPUTADORAS II Figure 4.16 Typical Cache Organization 32 MEMORIA CACHE DE ASIGNACION DIRECTA La memoria se divide en 227 bloques de 25 = 32 palabras por bloque La memoria cache consiste en 214 líneas es decir que 227/214 : 213 bloques de memoria principal a cada línea de memoria cache. Para mantener el control de cual de los 213 bloques se encuentran en cada linea, se agrega un campo de etiqueta de 13 bits Cada linea de memoria cache se corresponde con un conjunto explicito de bloques de memoria principal. Cada linea puede recibir mas de un bloque por lo que se le agregan 14 bits a la etiqueta para definir la linea Es simple de implementar pero puede conducir a errores Etiqueta Linea Palabra 13 bits 14 bits 5 bits PUEDE PRESENTAR PROBLEMAS DE COLISIONES UNNOBA - ARQUITECTURA DE COMPUTADORAS II Sistema de memoria INTEL Operación de lectura del cache Receive address RA from CPU Is block containing RA in cache? Access main memory for block containing RA e cache main y block Fetch RA word and deliver to CPU Load main memory block into cache slot UNNOBA - ARQUITECTURA DE COMPUTADORAS II Deliver RA word to CPU UNNOBA - ARQUITECTURA DE COMPUTADORAS II Figure 4.15 Cache Read Operation 33 Diagrama funcional de una celda RAM Memorias UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II RAM – Memoria de acceso aleatorio RAM – Memoria de acceso aleatorio ESTATICAS (SRAM) DINAMICAS (DRAM) • • • • • • • Los bits se almacenan como si fueran en llaves si/no No requieren refresco Construcción mas compleja De mayor tamaño Mas caras Mas rápidas Uso: CACHE UNNOBA - ARQUITECTURA DE COMPUTADORAS II • • • • • • • Los bits se almacenan como si fueran capacitores Requieren refresco Construcción mas SIMPLE De menor tamaño Mas baratas Mas lentas Uso: MEMORIA PRINCIPAL UNNOBA - ARQUITECTURA DE COMPUTADORAS II 34 Memoria de cuatro palabras con cuatro bits por palabra Ram de 64 palabras de 1 bit UNNOBA - ARQUITECTURA DE COMPUTADORAS II MAPA DE MEMORIA PRINCIPAL UNNOBA - ARQUITECTURA DE COMPUTADORAS II 35 CICLO DE LECTURA CS: Chip Select OE: Output Enable DECODIFICACION TOTAL WE: Write Enable UNNOBA - ARQUITECTURA DE COMPUTADORAS II DECODIFICACION PARCIAL Ciclos estandard de lectura y escritura en un Pentium 36 Ciclo de lectura de rafagas en Intel Pentium Modulo de memoria Single-in-line SIMM Utilizado en las 486, trabajaban de a pares. Sustituidos por los DIMM UNNOBA - ARQUITECTURA DE COMPUTADORAS II RAM RAM DIMM Dual In Line Memory Modules Tienen los contactos de cada cara de la plaqueta separados NOMBRE CONTACTOS SO DIMM SO DIMM SO DIMM SMALL OUTLINE SMALL OUTLINE SMALL OUTLINE SDRAM SYNCHONOUS DINAMIC RANDOM ACCES MEMORY 168 64, 128, 256 y 512 DDR SDRAM DOUBLE DATA RATE 184 Hasta 1 GB 240 Hasta 2x2 GB DDR2 SDRAM 72 144 200 CAPACIDAD (MB) Hasta 512 Hasta 1 GB Hasta 1GB UNNOBA - ARQUITECTURA DE COMPUTADORAS II CLOCK (MHz) Obs. Se usan en Laptops Se conecta al clock del sistema. Lee o 66 a 133 escribe a un ciclo de reloj por acceso Transmiten por dos canales distintos 200 a 400 simultáneamente en el mismo ciclo de reloj Transmiten por 400 a cuatro canales 1200 simultáneamente (XT y AT) SIMM (486) DIMM UNNOBA - ARQUITECTURA DE COMPUTADORAS II 37 SO DIMM DDR2 UNNOBA - ARQUITECTURA DE COMPUTADORAS II ESPECIFICACIONES DE MOTHERBOARD ASUS UNNOBA - ARQUITECTURA DE COMPUTADORAS II ROM – Memoria de solo lectura Almacenamiento permanente • • • • Microprogramables Subrutinas BIOS Tablas de función UNNOBA - ARQUITECTURA DE COMPUTADORAS II 38 ROM NOMBRE PROM PROGRAMABLE READ ONLY MEMORY 28 EPROM ERASABLE PROGRAMABLE READ ONLY MEMORY 28 EAROM E CONTACTOS E P R O M FLASH ELECTRICALLY ALTERABLE READ ONLY MEMORY ELECTRICALLY ERASABLE PROGRAMABLE READ ONLY MEMORY Pen drive PC card etc CAPACIDAD (MB) Hasta 8 MUY BAJA HASTA 32 GB CLOCK (MHz) Obs. Los datos almacenados no se pueden modificar Los datos almacenados se pueden borrar mediante una luz ultravioleta ESCRITURA 1 W: 0,001 mseg R: 1 LECTURA 1 μseg 20 Pueden borrarse y reprogramarse entre 100.000 y 1.000.000 de veces EEPROM EVOLUCIONADA ROM PROM UNNOBA - ARQUITECTURA DE COMPUTADORAS II MEMORIAS PROM COMO ALU Se usan como UNIDADES DE CONTROL y ALU Como ALU se almacenan los resultados en las locaciones de memoria que correspondan, Es util cuando se utilizan palabras de hasta 8 bits 216 x 22 = 218 Donde 216 son dos palabras de 8 bits. Cantidad de operaciones posibles Memoria posible UNNOBA - ARQUITECTURA DE COMPUTADORAS II EPROM Si fuera con palabras de 32 bits quedaria 264 x 22 = 2128 UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 39 Pipeline BUSES UNNOBA - ARQUITECTURA DE COMPUTADORAS II La arquitectura en pipeline consiste en ir transformando un flujo de datos en un proceso comprendido por varias fases secuenciales, siendo la entrada de cada una la salida de la anterior. UNNOBA - ARQUITECTURA DE COMPUTADORAS II CATEGORIAS LINEAL • Serie de etapas en un arreglo lineal para ejecutar una función especifica sobre un bloque de datos: • EJECUCION DE INSTRUCCIONES • CALCULOS MATEMATICOS, • ACCESOS A MEMORIA. NO-LINEAL • Configurada para ejecutar varias funciones en diferentes tiempos, incluyendo realimentaciones UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 40 1RA GENERACION 2da GENERACION • DATOS • Transmiten datos ( a este nivel no hay diferencias entre datos e instrucciones). Performance dada por el ancho:8, 16, 32, 64 bits • DIRECCIONES • Identifican la fuente o el destino de los datos • El ancho del bus determina la máxima capacidad de direccionar memoria del sistema • CONTROL • Proveen información de control y temporizacion UNNOBA - ARQUITECTURA DE COMPUTADORAS II ACLARACIONES • • • Recordar que lo que se direcciona es a la memoria RAM, no al disco Para aumentar la cantidad de direccionamiento de la memoria se utilizan BUSES MULTIPLEXADOS que pueden trabajar tanto como BUSES DE DIRECCION como de DATOS Para esta ultima función se utilizan ARBITRADORES DE BUS como el 8289 UNNOBA - ARQUITECTURA DE COMPUTADORAS II ANCHO DE CANAL BUS DE DATOS: Cantidad de bits que pueden ser transferidos simultáneamente. Ej el bus de datos puede transferir 8 bytes por vez BUS DE DIRECCIONES: Cantidad de direcciones diferentes que puede alcanzar el microprocesador. Ej en bus de 32 bits seran 232 (mas de 4.000.000.000 direcciones diferentes) UNNOBA - ARQUITECTURA DE COMPUTADORAS II 41 UNNOBA - ARQUITECTURA DE COMPUTADORAS II BRIDGES UNNOBA - ARQUITECTURA DE COMPUTADORAS II Ciclo de bus • Tiempo en que la CPU realiza una transferencia de datos completa con el exterior • En ese tiempo se produce la activación de las señales necesarias para que el procesador realice operaciones de lectura/escritura en la memoria Ciclo de bus sencillo Ciclo de bus en rafaga Ciclos especiales (interrupciones) UNNOBA - ARQUITECTURA DE COMPUTADORAS II 42 Bus sincronico Bus asincronico SEÑALES DE CONTROL UNNOBA - ARQUITECTURA DE COMPUTADORAS II Arbitraje de los buses (a) Arbitraje simple centralizado SEÑAL DESDE EL PERIFERICO UNNOBA - ARQUITECTURA DE COMPUTADORAS II Arbitraje de los buses (a) Arbitraje simple centralizado (b) Arbitraje centralizado con niveles de prioridad (a) Arbitraje centralizado con niveles de prioridad (c) Arbitraje descentralizado UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 43 PCI - TIPOS Semantica • PCI: Peripheral Component Interfase • 133 Mb/s • SCSI: Small Computer System Interfase • 40 Mb/s • ISA: Industry Standard Arquitecture - OBSOLETO • 16,7 Mb/s • IDE: Integrated Drive Electronic • 33 Mb/s • FIREWIRE (IEEE 1894) • 25 a 400 Mb/s • USB: Universal Serie Bus • 1.0 1,5 Mbps. ; 2.0: 125Mbps; 3.0: 4.8Gbps Cardbus es un formato PCMCIA de 32 bits, 33 MHz PCI Compact PCI, utiliza módulos de tamaño Eurocard conectado en una placa hija PCI. Tarjeta de expansión PCI-X Gigabit Ethernet PCI 2.2 funciona a 66 MHz PCI 2.3 permite el uso de 3.3 PCI 3.0 es el estándar final oficial del bus PCI-X aumenta la transferencia de datos a 133 PCI-X 2.0 especifica un ratio de 266 MHz Mini PCI es un nuevo formato de PCI 2.2 para utilizarlo internamente en los portátiles PC/104-Plus es un bus industrial que utiliza las señales PCI con diferentes conectores. UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Dimensiones de las tarjetas Una tarjeta PCI de tamaño completo tiene un alto de 107 mm (4.2 pulgadas) y un largo de 312 mm (12.283 pulgadas). La altura incluye el conector de borde de tarjeta. Además de estas dimensiones el tamaño del backplate está también estandarizado. El backplate es la pieza de metal situada en el borde que se utiliza para fijarla al chasis y contiene los conectores externos. La tarjeta puede ser de un tamaño menor, pero el backplate debe ser de tamaño completo y localizado propiamente. Respecto del anterior bus ISA, está situado en el lado opuesto de la placa para evitar errores. Las tarjeta de media altura son hoy comunes en equipos compactos con chasis Small Form Factor, pero el fabricante suele proporcionar dos backplates, con el de altura completa fijado en la tarjeta y el de media altura disponible para una fácil sustitución. Ejemplo de configuraciones PCI Controladora PCI SCSI de 32 bits UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 44 SCSI Small Computer System Interfase • Originada en Macintosh en 1984 • Tres versiones • SCSI 1: 8 lineas de datos, 5 MHz, 7 dispositivos en serie • SCSI 2: 8 y 16 lineas de datos, 10 MHz • SCSI 3.x: 8 y 16 lineas de datos, de 20 a 80 Mb/s según version. Incluye enlaces de coaxil y fibra optica. • Si bien se considera un BUS, los dispositivos se conectan en serie en forma encadenada (daisy chain) • Todos los dispositivos trabajan en forma independiente y pueden intercambiar datos entre ellos. Ej: un disco duro puede guardar datos en una cinta sin que intervenga la computadora UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II ISA con CACHE UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 45 Buses de alta performance UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II IDE – Integrated Drive Electronic El sistema IDE (Integrated Device Electronics, "Dispositivo con electrónica integrada") o ATA (Advanced Technology Attachment), controla los dispositivos de almacenamiento masivo de datos, como los discos duros y ATAPI (Advanced Technology Attachment Packet Interface) y además añade dispositivos como las unidades CD-ROM. En el sistema IDE el controlador del dispositivo se encuentra integrado en la electrónica del dispositivo. UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 46 AGP – Accelerated Graphics Port UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 3ra GENERACION BUSES SERIE UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 47 UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II CÁLCULO DE LA VELOCIDAD REAL DE SATA 1.5 GB/S Y SATA 3 GB/S SATA I 1500 MHz Bits/clock 1 Codificación 8b10b bits/Byte 8 Velocidad real 150 MB/s Frecuencia SATA II SATA III 3000 MHz 1 8b10b 8 300 MB/s 6000MHz 1 8b10b 8 600 MB/s UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 48 IEEE 1394 Firewire UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II USB UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 49 IEEE1394 Firewire USB Numero máximo de dispositivos 63 127 Cambio en caliente Hot pluggin Hot pluggin Longitud máxima del cable entre dispositivos 4,5 mts 5 mts Velocidad de transferencia de datos 200 a 400 Mbps 12, 125 o 4800 Mbps dependiendo de la version Tipos de ancho de banda 400 Mbps 800 Mbps 1 Gbps ninguno Implementación en Macintosh Si No Conección de periféricos interna Si No Tipos de dispositivos conectables Videocámaras DV Cámaras digitales alta resolución HDTV (TV alta definición) Cajas de conecciones Discos duros Unidades DVD – ROM Impresoras Escáneres Teclados Ratones Monitores Joysticks Cámaras digitales Unidades CD – ROM Pendrives Módems etc UNNOBA - ARQUITECTURA DE COMPUTADORAS II DVI - Digital Visual Interface UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 50 Norma Ancho del bus (bits) Velocidad del bus (MHz) Ancho de banda (MB/seg.) OBSOLETA ISA 8 bits 8 8,3 7,9 OBSOLETA ISA 16 bits 16 8,3 15,9 EISA Arquitectura estándar industrial extendida (EISA, Extended Industry Standard Architecture) 32 8,3 31,8 Bus local VESA (VESA Local Bus) 32 33 127,2 PCI 32 bits 32 33 127,2 PCI 64 bits 2,1 64 66 508,6 AGP (Acelerated graphic port) 32 66 254,3 AGP (Modo x2) 32 66x2 528 AGP (Modo x4) 32 66x4 1056 AGP (Modo x8) 32 66x8 2112 SCSI-1 8 4,77 5 SCSI-2 - Fast 8 10 10 SCSI-2 - Wide 16 10 20 SCSI-2 - Fast Wide 32 bits 32 10 40 SCSI-3 - Ultra 8 20 20 SCSI-3 - Ultra Wide 16 20 40 SCSI-3 – Ultra 2 8 40 40 SCSI-3 - Ultra 2 Wide 16 40 80 SCSI-3 - Ultra 160 (Ultra 3) 16 80 160 SCSI-3 - Ultra 320 (Ultra 4) 16 80 DDR 320 SCSI-3 - Ultra 640 (Ultra 5) 16 80 QDR 640 ATA33 16 33 33 ATA100 16 50 100 ATA133 16 66 133 ATA serial (S-ATA, Serial ATA) 1 180 ATA serial II (S-ATA2, Serial ATA II) 2 380 USB 1 1,5 USB 2,0 1 60 FireWire 1 100 FireWire 2 1 200 ENTRADA / SALIDA (I/O) UNNOBA - ARQUITECTURA DE COMPUTADORAS II 51 Estructura de Software de un controlador Estructura de Hardware de un controlador 52 A A M U X B B M U X C C M U R W X D R A L U C O N D J U M P A D D R 10000001000000100101010010100000000000000 1. Los campos A y B tienen el formato del PC (Contador de Programa) sin modificaciones 3210:10000002. 2. AMUX y BMUX son cero porque estos datos se toman directamente del registro MIR. 3. El registro de destino de la operación de lectura es el registro de instrucciones ir cuya identificación binaria es 37 10:1001012 en el Campo C. 4. CMUX : 0 porque el valor se toma del MIR 5. RD:1 por ser una acción de lectura. 6. WD:0 por no ser una acción de escritura 7. ALU: 0101 por ser una operación lógica AND. 8. COND: 000 porque el control se transfiere a la palabra siguiente 9. JUMPADDR es 0 porque el campo anterior no indica saltos UNNOBA - ARQUITECTURA DE COMPUTADORAS II E/S y MEMORIA 53 Entrada/Salida Funciones de los módulos de Entrada/Salida Control y temporizacion Comunicación con la CPU Comunicación con el equipo periferico Almacenamiento de datos Deteccion de errores UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Modulos de Entrada/Salida FORMA DE TRABAJO: MAESTRO / ESCLAVO UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 54 Polling Interrupciones Interrupciones 55 Interrupciones Sin Interrupcion CLASES DE INTERRUPCIONES Programada Generada por alguna condición que se produce como resultado de la ejecución de una instrucción: ej. Overflow, división por cero, intentos no validos (memoria no valida, instrucción inexistente, etc) Temporizadas Generadas por un temporizador interno del procesador al ejecutar alguna función especifica del mismo Por E/S Generada por un controlador de E/S para indicar la finalización del problema de una operación o avisar condiciones de error Fallo de Hardware Generados por fallas de equipo como falta de alimentación o errores de paridad en la memoria UNNOBA - ARQUITECTURA DE COMPUTADORAS II Interrupcion, espera de E/S corta UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II DMA UNNOBA - ARQUITECTURA DE COMPUTADORAS II 56 Interupciones DMA TIEMPO Ciclo de Instruccion Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Puntos de ruptura para el DMA Punto de ruptura para una interrupción UNNOBA - ARQUITECTURA DE COMPUTADORAS II ADMINISTRACION PROGRAMADA UNNOBAMEDIANTE - ARQUITECTURA DE INTERRUPCIONES COMPUTADORAS II ACCESO DIRECTO A MEMORIA (DMA) Memorias externas MEMORIAS EXTERNAS EEPROM – FLASH Discos magneticos Discos opticos • CD • CD-WR • DVD Cintas magneticas UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 57 Memoria FLASH PEN DRIVE 1 Conector USB 2 Dispositivo de control de almacenamiento masivo USB 3 Puntos de Prueba 4 Circuito de Memoria flash 5 Oscilador de cristal 6 LED 7 Interruptor de seguridad contra escrituras 8 Espacio disponible para un segundo circuito de memoria flash UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Organizacion de un disco rigido DISCOS RIGIDOS UNNOBA - ARQUITECTURA DE COMPUTADORAS II 58 Disco rigido UNNOBA - ARQUITECTURA DE COMPUTADORAS II Captor de disco UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Electronica de control del disco UNNOBA - ARQUITECTURA DE COMPUTADORAS II 59 Diagrama logico de interrupciones E/S para una transferencia de disco rigido ADMINISTRACION PROGRAMADA MEDIANTE INTERRUPCIONES ACCESO DIRECTO A MEMORIA (DMA) Disco magnetico con tres platos DMA TIEMPO Ciclo de Instruccion Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Ciclo del procesador Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Captación de la instrucción Cabeza de Lectura/escritura 1 por superficie Puntos de ruptura para el DMA Punto de ruptura para una interrupción Dirección del brazo (movimiento combinado UNNOBA - ARQUITECTURA DE COMPUTADORAS II 60 Codificacion Manchester • (a) Codificacion (NRZ) de ASCII ‘F’; • (b) Codificacion Manchester encoding de ASCII ‘F’. Bloque de control maestro Magnetic Drum Tiempo de búsqueda Tiempo que tarda la cabeza en posicionarse en la pista a leer Retardo rotacional (o Latencia rotacional) Tiempo que el controlador del disco espera hasta que el sector buscado rote hasta alinearse con la cabeza UNNOBA - ARQUITECTURA DE COMPUTADORAS II 61 TIEMPO DE ACCESO Tiempo de búsqueda + Retardo rotacional TIEMPO DE TRANSFERENCIA DE DATOS Tiempo de lectura o escritura con la cabeza posicionada UNNOBA - ARQUITECTURA DE COMPUTADORAS II Ejemplo Disco economico Tiempo de busqueda Ts: m x n + s Donde Ts: Tiempo de búsqueda estimado m: constante que depende del disco n: numero de pistas atravesadas s: Tiempo de comienzo de la busqueda UNNOBA - ARQUITECTURA DE COMPUTADORAS II Retardo rotacional m: 0,3 mseg s: 20 mseg Disco de mejor performance m: 0,1 mseg s: 3 mseg Tr: 1/2r Disco duro: 3200 rpm → 18,75 mseg/rotacion Retardo medio 9,375 mseg 7200 rpm → 8,33 mseg/rotacion Retardo medio 4,165 mseg Disquette: 600 rpm → 100 mseg/rotacion Retardo medio 50 mseg UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 62 Tiempo de transferencia (hacia o desde el disco) Tt: b vN Donde Tt: tiempo de transferencia b: numero de bytes a transferir N: numero de bytes de una pista v: velocidad de rotacion en rpseg Tiempo medio de acceso total Ta: Ts + Tr + Tt Ta: (m x n + s) + ( 1/2v) + (b/vN) Donde Ts: Tiempo de busqueda Tr: Retardo rotacional Tt: Tiempo de transferencia UNNOBA - ARQUITECTURA DE COMPUTADORAS II Ejemplo UNNOBA - ARQUITECTURA DE COMPUTADORAS II 1er Caso: el fichero ocupa todos los sectores de 8 pistas adyacentes Leer un fichero de 128 kbytes desarrollado en 256 sectores Parámetros del disco rígido: (8 pistas x 32 sectores x pista : 256 sectores) 1. Lectura de la primer pista Tiempo de busqueda: Retardo rotacional: Leer 32 sectores: 20 mseg 9,375 mseg 16,7 mseg 46,075 mseg 2. El resto de las pistas se pueden leer sin tiempo de busqueda Tiempo de búsqueda media: 20 mseg Velocidad de trasferencia: 1 Mbyte/seg Sectores de 512 bytes 32 sectores por pista UNNOBA - ARQUITECTURA DE COMPUTADORAS II Retardo rotacional: Leer 32 sectores: 9,375 mseg 16,7 mseg 26,075 mseg 3. Para leer el fichero entero Tiempo total: 46,075 mseg + 7 x 26.075 mseg: 228,6 mseg : 0,23 seg UNNOBA - ARQUITECTURA DE COMPUTADORAS II 63 2do Caso: el fichero esta escrito en forma aleatoria en el disco (no secuencial) 1. Lectura de la primer pista Tiempo de busqueda: Retardo rotacional: Leer 1 sectores: 20 mseg 9,375 mseg 0,5 mseg 29,875 mseg 2. Para leer el fichero entero DESFRAGMENTAR Tiempo total: 256 sectores x 29,875 mseg/sector : 7.648 mseg :7,65 seg UNNOBA - ARQUITECTURA DE COMPUTADORAS II Especificaciones de discos WESTERN DIGITAL UNNOBA - ARQUITECTURA DE COMPUTADORAS II Modelos WD Raptor WD RE2-GP Tipo SATA SATA Velocidad 10.000 IntelliPower* Capacidad 36 GB-150GB 500GB – 1TB 160 GB – 750 GB Uso Empresarial WD RE2 SATA 7.200 WD Raptor X SATA 10.000 150 GB Para Escritorio WD Caviar SE16 SATA 7.200 250 GB - 750 GB EIDE 7.200 400 GB - 500 GB WD Caviar GP SATA IntelliPower* 500GB – 1TB WD Caviar SE SATA 7.200 40GB – 500GB EIDE SATA EIDE SATA EIDE 7.200 7.200 7.200 5.400 5.400 40GB 40GB 40GB 40GB 40GB WD Caviar WD Scorpio WD AV WD AV-GP UNNOBA - ARQUITECTURA DE COMPUTADORAS II – – – – – 500GB 160GB 250GB 320GB 250GB SATA 80GB – 500GB EIDE 80GB – 500GB SATA 500GB – 1 TB Electrónica de consumo My Book Live UNNOBA - ARQUITECTURA DE COMPUTADORAS II 64 RAID 1 RAID 0 RAID 5 UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II RAID 1 RAID 2 • Discos espejados • Los datos se distribuyen a traves de distintos discos • Se realizan 2 copias de cada bloque en discos separados • Se leen desde cualquiera de ellos • Se escribe en ambos • La recuperacion es muy simple • Caro Los discos estan sincronizados Bloques muy pequeños • Comunmente palabras o bytes unicos Correccion de errores calculados a traves de los bits correspondientes en los discos Multiples discos de paridad almacenan codigos de error de Hamming Mucha redundancia • Caro • No se usa 65 RAID 3 RAID 4 • Similar a RAID 2 • Un solo disco redundante, sin importar el tamaño del array • Los datos en los discos que fallan se pueden reconstruir de los datos sobrevivientes e informacion de paridad • Muy altas transferencias de datos • • • • • Cada disco opera independiente Bueno para grandes requerimientos de E/S Largos bloques de datos Paridad bit a bit se calcula en cada disco La paridad se almacena en discos de paridad RAID 5 Similar a RAID 4 Paridad distribuida a traves de todos los discos Usada normalmente en servidores de red RAID 1 RAID 0 RAID 5 UNNOBA - ARQUITECTURA DE COMPUTADORAS II 66 RAID GRADO DE TRANSFERENCIAS DE DATOS ENTRADA/SALIDA ENTRADA/SALIDAS APLICACION TIPICA Estructura en tiras 0 No redundante Tiras largas EXCELENTE Tiras cortas EXCELENTE Aplicaciones que requieren altas prestaciones con datos no críticos Estructura en espejo 1 Espejo BUENO / REGULAR REGULAR / REGULAR Controladores de sistemas; Ficheros críticos Acceso paralelo 2 Redundancia con código Hamming POBRE EXCELENTE 3 Bit de paridad intercalado POBRE EXCELENTE 4 Bloque de paridad intercalado EXCELENTE / REGULAR EXCELENTE / POBRE 5 Paridad distribuida en bloques intercalados EXCELENTE / REGULAR EXCELENTE / POBRE Grado de petición alto, lectura intensiva, consulta de datos Paridad distribuida dual en bloques intercalados EXCELENTE / REGULAR EXCELENTE / POBRE Aplicaciones que requieren alta disponibilidad Acceso independiente 6 Aplicaciones con numerosas E/S (ej, CAD) UNNOBA - ARQUITECTURA DE COMPUTADORAS II FF 00 x 10 00 12 bytes 4 bytes Sync Id Datos 2048 bytes ECC de la escritura 288 bytes 2352 byte MODOS Mode 0=blank data field Mode 1=2048 byte data+error correction Mode 2=2336 byte data UNNOBA - ARQUITECTURA DE COMPUTADORAS TIPOS DE DVD Cinta magnetica Tipo Diámetro Caras Capas Capacidad DVD-5 12 cm. 1 1 4,38 Gb DVD-9 12 cm 1 2 7,96 Gb DVD-10 12 cm 2 1 8,75 Gb DVD-18 12 cm 2 2 15,90 Gb DVD-R 12 cm 1 1 3,68 Gb DVD-RAM 12 cm 1 1 2,40 Gb UNNOBA - ARQUITECTURA DE COMPUTADORAS II Formato de datos en CD Modo GRADO DE E/S SOLIC ITADO Sector DESCRIPCION Sec NIVEL Min CATEGORIA UNNOBA - ARQUITECTURA DE COMPUTADORAS 67 PERIFERICOS DE INTERACCION PERIFERICOS UNNOBA - ARQUITECTURA DE COMPUTADORAS II Un teclado es un periférico o dispositivo que consiste en un sistema de teclas, como las de una máquina de escribir, que permite introducir datos u ordenes a un ordenador o dispositivo digital • • • • • • • Teclado Teclado Teclado Teclado Teclado Teclado PC 99 QWERTY Dvorak AZERTY QWERTZ Colemak tipo chiclet UNNOBA - ARQUITECTURA DE COMPUTADORAS II El teclado QWERTY es la distribucion de teclado más común. Fue diseñado y patentado por Christopher Sholes en 1868 y vendido a Remington en 1873. Su nombre proviene de las primeras seis letras de su fila superior de teclas. UNNOBA - ARQUITECTURA DE COMPUTADORAS II El monitor o pantalla de computadora, aunque también es común llamarle "pantalla", es un dispositivo de salida que, mediante una interfaz, muestra los resultados del procesamiento de una computadora. UNNOBA - ARQUITECTURA DE COMPUTADORAS II 68 PANTALLAS DE RAYOS CATODICOS Consiste, en los equipos de sobremesa, en un tubo de rayos catódicos, en éste tres haces de electrones correspondiendo a los tres colores básicos (rojo, verde y azul) inciden sobre una rejilla tras la cual está situada una pantalla de fósforo que se ilumina. Estos haces recorren la pantalla de izquierda a derecha y de arriba a abajo formando la imagen. Hecho esto se sitúan de nuevo en la esquina superior izquierda para formar una nueva imagen. UNNOBA - ARQUITECTURA DE COMPUTADORAS II Cada uno de estos tres haces da lugar a un punto de color básico (rojo, verde o azul), la agrupación de los tres puntos de color básicos da lugar a un punto de la imagen denominado pixel UNNOBA - ARQUITECTURA DE COMPUTADORAS II Parámetros de una pantalla Píxel: Unidad minima representable en un monitor. Tamaño de punto o (dot pitch): El tamaño de punto es el espacio entre dos fósforos coloreados de un pixel. Es un parámetro que mide la nitidez de la imagen, midiendo la distancia entre dos puntos del mismo color; resulta fundamental a grandes resoluciones. • Los tamaños de punto más pequeños producen imágenes más uniformes. Un monitor de 14 pulgadas suele tener un tamaño de punto de 0,28 mm o menos. • Lo mínimo exigible es de 0,28mm. Para CAD o en general para diseño, lo ideal es menos de 0,21 Área útil: El tamaño de la pantalla no coincide con el área real que se utiliza para representar los datos. UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 69 • Resolución máxima: es la resolución máxima o nativa (y única en el caso de los LCD) que es capaz de representar el monitor; está relacionada con el tamaño de la pantalla y el tamaño. • Tamaño de la pantalla: Es la distancia en diagonal de un vértice de la pantalla al opuesto, que puede ser distinto del área visible. • Ancho de banda: Frecuencia máxima que es capaz de soportar el monitor • Hz o frecuencia de refresco vertical: son 2 valores entre los cuales el monitor es capaz de mostrar imágenes estables en la pantalla. • Hz o frecuencia de refresco horizontal : similar al anterior pero en sentido horizontal, para dibujar cada una de las líneas de la pantalla. • Blindaje: Un monitor puede o no estar blindando ante interferencias eléctricas externas y ser más o menos sensible a ellas, por lo que en caso de estar blindando, o semiblindado por la parte trasera llevara cubriendo prácticamente la totalidad del tubo una plancha metalica en contanto con tierra o masa. UNNOBA - ARQUITECTURA DE COMPUTADORAS II Parámetro VGA SVGA XGA UNNOBA - ARQUITECTURA DE COMPUTADORAS II XVGA Estándar Resolución Escala Escala normalizada Pixels 320×200 320×240 16:10 4:3 1,6:1 1,33:1 64 K 77 K Relación de aspecto 4:3 4:3 4:3 5:4 CGA QVGA Resolución horizontal 640 800 1024 1280 B&W Macintosh/Macinto sh LC 512×384 4:3 1,33:1 197 K Resolución vertical 480 600 768 1024 N. de líneas activas 480 600 768 1024 N. de líneas totales 525 666 806 1068 Ancho de banda (BW) 15,75 MHz 25 MHz 37,5 MHz 63,24 MHz UNNOBA - ARQUITECTURA DE COMPUTADORAS II EGA 640×350 aprox. 11:6 1,83:1 224 K MCGA HGC MDA Apple Lisa SVGA WVGA XGA XGA+ WXGA 640×480 720×348 720×350 720×360 800×600 850×480 1024×768 1152×864 1280×768 4:3 60:29 72:35 2:1 4:3 16:9 4:3 4:3 15:9 1,33:1 2,07:1 2,06:1 2:1 1,33:1 1,78:1 1,33:1 1,33:1 1,67:1 307 K 251 K 252 K 259 K 480 K 409 K 786 K 995 K 983 K 1020 K WXGA 1360×768[1] 16:9 1,78:1 WXGA+ ? 1280×800 16:10 1,6:1 1M SXGA 1280×1024 5:4 1,25:1 1'3 M UNNOBA - ARQUITECTURA DE COMPUTADORAS II 70 WSXGA o WXGA+ 1440×900 16:10 1,6:1 1'4 M SXGA+ 1400×1050 4:3 1,33:1 1'5 M WSXGA 1600×1024 25:16 1,56:1 1'6 M WSXGA+ 1680×1050 16:10 1,6:1 1'8 M UXGA 1600×1200 4:3 1,33:1 1'9 M WUXGA 1920×1200 16:10 1,6:1 2'3 M QWXGA 2048×1152 16:9 1,78:1 2'35 M QXGA 2048×1536 4:3 1,33:1 3'1 M WQXGA 2560×1600 16:10 1,6:1 4'1 M QSXGA 2560×2048 5:4 1,25:1 5'2 M WQSXGA 3200×2048 25:16 1,56:1 6'6 M QUXGA 3200×2400 4:3 1,33:1 7'7 M WQUXGA 3840×2400 16:10 1,6:1 9'2 M HSXGA 5120×4096 5:4 1,25 21 M WHSXGA 6400×4096 25:16 1,56:1 26 M HUXGA 6400×4800 4:3 1,33:1 31 M WHUXGA 7680×4800 16:10 1,6:1 35 M UNNOBA - ARQUITECTURA DE COMPUTADORAS II Diferencias básicas entre pantallas de plasma y LCD Área de visión . Las de LCD son populares en aplicaciones como sistemas de entretenimiento móvil y teléfonos celulares. En el otro extremo ambos tipos pueden rebasar las 60 pulgadas. Dimensiones y peso de equipo similares. Ángulo de visión Es mayor en el caso de las plasmas. Vida útil Superior LCD (Plasma 30.000 horas, LCD 50.000 horas). Color LCD tiene imágenes más claras y colores más vivos. Las plasmas tienen mayor diversidad y precisión de color. Brillantez Superior en LCD. Negros Las plasmas definen de mejor manera los negros, mientras las pantallas de LCD muestran tonos oscuros de gris. Nivel de contraste Superior en plasma. UNNOBA - ARQUITECTURA DE COMPUTADORAS II LCD (liquid crystal display) vs PLASMA Una de las diferencias que mas se percibe visualmente es la velocidad de respuesta a los cambios de la imagen. Ejemplo: Si es reproducida una película en la cual las imágenes cambian continuamente a gran velocidad, en el caso de los televisores o monitores de plasma la respuesta al cambio de imagen es de 3,5 mili segundos como mínimo mientras que los monitores de lcd esta es de 8 mili segundos •Cuando un televisor o monitor no tiene una buena respuesta a los cambios de imagen esta tiende a pixelarse. •La imagen se sobrepone con la anterior (se pega) produciendo una imagen distorsionada la cual se aleja de lo real y de la calidad, Los televisores y monitores de plasma tienen mejor respuesta a los cambios de imagen UNNOBA - ARQUITECTURA DE COMPUTADORAS II Pantalla de plasma De la misma manera de un TRC donde la imagen es escaneada a traves de la escena , en los display de plasma, todos los pixel se prenden cuando corresponde. Al no existir haz electronico, luz de fondo o iluminacion de polarizacion , la imagen tiene maryor definicion y brillo. UNNOBA - ARQUITECTURA DE COMPUTADORAS II 71 LCD EJEMPLO lcd con arduino Están formadas por dos filtros polarizantes con filas de cristales líquidos alineados perpendicularmente; aplicando una corriente eléctrica a los filtros se consigue que la luz pase o no dependiendo de que lo permita o no el segundo filtro. Si se intercalan tres filtros adicionales de colores básicos (rojo, verde, azul), se obtienen pantallas que reproducen imágenes en color UNNOBA - ARQUITECTURA DE COMPUTADORAS II Pitch 16 mm UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II Led Distancia del público Altura recomendado Pitch recomendable del texto (pulgadas) 25 m 50 m 75 m 100 m 150 m 200 m 250 m 0,5" (12.7 mm) 1" (25.4 mm) 1.5" (38.1 mm) 2" (50.8 mm) 3" (76.2 mm) 4" (101.6 mm) 5" (127 mm) 12 mm 16 mm 20 mm 20 mm 23 mm 25 mm 28 mm UNNOBA - ARQUITECTURA DE COMPUTADORAS II 72 • • • • • • • • • • Contraste brillo color detalle Areas exteriores Areas cerradas Angulo de Vision Vida Util Ahorro de Energia Peso PLASMA 8 9 8 8 7 9 9 8 7 6 LCD 9 8 9 9 8 9 7 9 8 8 LED 9 8 9 9 8 9 8 9 9 9 Pantallas Tactiles • Resistivas: Son más baratas y no les afectan el polvo ni el agua, y además de ser más precisas pueden ser usadas con un puntero o con el dedo. Sin embargo, pierden hasta un 25% del brillo y son más gruesas, por lo que están siendo sustituidas por otras en los dispositivos móviles que precisan un tamaño y un peso ajustados y mayor brillo en la pantalla por la posibilidad de estar expuestos a la luz directa del sol. • Capacitivas: La calidad de imagen es mejor, tienen mejor respuesta y algunas permiten el uso de varios dedos a la vez (multitouch). Sin embargo, son más caras y no se pueden usar con puntero normal, sino con uno especial para las pantallas capacitivas. UNNOBA - ARQUITECTURA DE COMPUTADORAS II Resistivas Capacitivas UNNOBA - ARQUITECTURA DE COMPUTADORAS II UNNOBA - ARQUITECTURA DE COMPUTADORAS II 73 FIN DEL CURSO UNNOBA - ARQUITECTURA DE COMPUTADORAS II 432 74
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