1. No category

)$0,/,$6/Ï*,&$6
UNIPOLARES
MONOCANAL
3026
1026
BIPOLARES
COMPLEMENTARIA
&026
SATURADAS
275$6
77/
NO SATURADAS
677/
+77/
/377/
275$6
275$6
/677/
%,%/,2*5$)Ë$ CIRCUITOS ELECTRÓNICOS (TOMO 4)
MUÑOZ MERINO, E.
E.T.S.I.T. MADRID
ELECTRÓNICA DIGITAL INTEGRADA
TAUB, H., SCHILLING, D.
MARCOMBO
CIRCUITOS INTEGRADOS NUMÉRICOS
LILEN, H.
MARCOMBO
CIRCUITOS INTEGRADOS MOS Y CMOS
LILEN, H.
MARCOMBO
Juan Enrique García Sánchez, Febrero de 2001
13
(/23(5$'25127$3$57,5'(/75$16,6725
Vo
SIN CARGA
Vcc
CON CARGA
La tensión de salida a nivel
alto del inversor, cargado con
la entrada de otro inversor,
queda fijada por la tensión
base-emisor de un transistor
saturado (0.7v)
0.7v
0.2v
Vi
0.5v 0.7v
Juan Enrique García Sánchez, Febrero de 2001
14
/Ï*,&$77/75$16,672575$16,6725/2*,&
PUERTA NAND
TTL BÁSICA
Cuando se trabaja
fuera de la zona
activa es aceptable
la siguiente
simplificación
9
La etapa de salida formada por R4 y Q3 presenta una elevada disipación
de potencia cuando la salida de la puerta está a nivel bajo.
9
Si se aumenta R4 para limitar la corriente en el nivel bajo, la transición al
nivel alto se enlentece (mayor tp), pues aumenta la constante de tiempo
R4CL, donde CL representa la capacidad parásita de la carga conectada a
la salida.
9
Esta topología primigenia no se utiliza en la práctica. Se ha modificado la
etapa de salida poniendo una salida totem pole. Surge así la denominada
TTL estándar.
Juan Enrique García Sánchez, Febrero de 2001
15
77/(67$1'$5'
La etapa de salida totem pole no
deriva corriente hacia masa en
ninguno de los estados lógicos. En
el nivel alto Q4 está cortado, en el
nivel bajo la tensión umbral de D2
impide la conducción de Q3.
La función de D1 es limitar los
picos negativos de tensión en las
conmutaciones.
Vo
5
Q2 y Q4 corte
A(0.5,4)
Vo=Vcc – IB3*R2 – VBE3 – VD = 5 – 0 – 0.5 – 0.5 = 9
= VBC1 + VBE2 + VR3 – VBE1 = 0.5 + 0.5 + 0.2 – 0.7
4
Q2 y Q3 activa, Q4 corte, pendiente = R2/R3
B(1.2,3.2)
= VBC1 + VBE2 + VBE4 – VBE1 = 0.7 + 0.7 + 0.5 – 0.7
3
VBE4=0.5 → IE2=0.5 mA, IC2 ≅ IE2, VC2 = 5 – 0.8 = 4.2
Vo = VC2 – VBE3 –VD = 4.2 – 0.5 – 0.5 = 9
2
1
= VBC1 + VBE2 + VBE4 – VBE1 = 0.7 + 0.7 + 0.7 – 0.7
10 mW
C(1.4,0.2) Q2 y Q4 saturados
9 nS
1
Juan Enrique García Sánchez, Febrero de 2001
2
3
4
5
Vi
16
275$6)81&,21(677/
Juan Enrique García Sánchez, Febrero de 2001
17
+77/
Vo
5
9
El darlington de la etapa de salida formado por Q3 y Q4 presenta una
beta igual al producto de las betas de los transistores individuales.
Como consecuencia la impedancia de salida es menor que en la TTL
estándar, acelerándose así la transición de nivel bajo a nivel alto.
4
9
Las cargas almacenadas en la base de Q3 son rápidamente evacuadas
por Q2 cuando este pasa a conducir, por lo que la puesta en corte del
darlington es muy rápida.
9
La resistencia conectada entre la base de Q4 y masa limita la corriente
de base de este transistor, evitando que adquiera demasiada carga.
Además, cuando Q2 pasa a conducir, ayuda a eliminar la carga
almacenada en la base de Q4.
9
La red formada por Q6 y sus resistencias de colector y base constituye
una especie de resistencia activa. En el paso de corte a conducción de
Q2, esta red presenta una impedancia altísima (del orden de mega
ohmios), con lo que la característica de transferencia se cuadra con
respecto a la de la TTL estándar.
9
Por otro lado, cuando Q5 está saturado Q6 también lo está, con lo que
la resistencia activa presenta un valor muy pequeño (1kΩ). Esta
situación facilita el paso al corte de Q5, es decir, se acelera la transición
de nivel bajo a nivel alto en la salida.
3
2
1
22 mW
6 nS
1
0.8V
2
3
4
5
Vi
1.4V
Juan Enrique García Sánchez, Febrero de 2001
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677/
El tiempo de propagación de una puerta lógica se reduciría si los transistores conmutaran más
rápidamente.
Si se pudiera conseguir que los transistores trabajaran al borde de la saturación sin llegar a
saturarse, la carga almacenada en la región de base sería mucho menor y, por tanto, esta se
evacuaría más fácilmente en el paso al corte, disminuyendo el tiempo de propagación
Existe un tipo de transistor que nunca se satura,
se trata del transistor SCHOTTKY. En la figura se
muestra la forma de conseguir este transistor
utilizando un diodo schottky y un transistor normal.
En este tipo de diodo la tensión ánodo-cátodo en
conducción es aproximadamente 0.3V. Colocando
el diodo entre la base y el colector, obliga a que
VBC=0.3V. Como en saturación se debe cumplir
que VCE=VBE-VBC y VBE=0.7V, se deduce que
VCE=0.4V, es decir, el transistor está cerca de la
saturación pero no llega a saturarse.
Si en el circuito de la HTTL sustituimos los transistores por transistores schottky, obtenemos
el circuito básico de la familia STTL. Ha bajado el tiempo de propagación (3nS) y ha mejorado
ligeramente el consumo (19mW).
El transistor Q4 no es preciso que sea schottky ya que nunca llega a saturarse.
En esta familia lógica, al no saturarse Q5, la tensión de salida a nivel bajo es un poco mayor
que en las familias saturadas.
Juan Enrique García Sánchez, Febrero de 2001
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/377/
Tiene la misma topología que la TTL
estándar. Se ha reducido el consumo por
la vía de aumentar el valor de las
resistencias. Esto tiene como efecto
secundario inmediato la subida del tiempo
de propagación. La razón es el aumento
de la constante de tiempo de las redes RC
parásitas.
Con respecto a la STTL:
Ha aumentado el valor de las
resistencias con lo que baja el consumo
y sube el tiempo de propagación.
/677/
El transistor de entrada se sustituye por
un diodo schottky. Esto acelera la
conmutación y aumenta ligeramente la
tensión umbral.
La resistencia que unía la base interna
del darlington con masa, pasa a
conectarse entre la base y la salida. De
esta forma se aumenta la tensión de
salda a nivel alto, pues en este nivel las
corrientes de salida son muy pequeñas.
Juan Enrique García Sánchez, Febrero de 2001
20
&$%/($'2/2*,&2(177/
CONFLICTO
LOGICO
6$/,'$75,(67$'2
Juan Enrique García Sánchez, Febrero de 2001
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/Ï*,&$681,32/$5(6,19(56251026
Con el fin de que la tensión
de salida a nivel bajo sea lo
más próxima a cero voltios,
interesa una relación
RL/RDSON alta.
En los procesos de integración de estos circuitos, es conveniente sustituir RL por un transistor MOS
en el que (por eliminar una fuente) se conecta la puerta y el drenador, de modo que trabaja en zona de
saturación y hace las funciones de resistencia de carga.
Para que la tensión de salida a nivel bajo esté suficientemente próxima a cero, es preciso que la
resistencia en saturación del transistor que hace de carga (MOSL) se mucho mayor que la resistencia
en zona óhmica del transistor que hace de conmutador (MOSC). Como mínimo una relación de 20:1.
Estas resistencias están estrechamente relacionadas con la anchura (W) y la longitud (L) del canal del
transistor. Si denominamos R0 a la resistencia del canal en saturación (para unas condiciones de VGS
y VDS) cuando W=L, se cumple que Rcanal_saturado=R0L/W para las mismas condiciones de VGS y VDS.
Se define el factor KR de la siguiente manera:
.5 =
/026/ :026&
5'6026/ 5 0 6$7 /026/ :026&
=
( VL 9*6026/ = 9'6026/) ≈
/026& :026/
5'6026& 5 02+0 /026& :026/
VGS>VDS+VT
Juan Enrique García Sánchez, Febrero de 2001
VGS<VDS+VT
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&$5$&7(5Ë67,&$'(75$16)(5(1&,$'(/,19(5625
1026
7232/2*,$'(27526&,5&8,7261026(67È7,&26
En los circuitos NMOS y PMOS el consumo se produce cuando la salida está a
nivel bajo. La corriente está limitada fundamentalmente por la resistencia en
conducción del transistor que hace las funciones de carga.
Juan Enrique García Sánchez, Febrero de 2001
23
&,5&8,7261026',1È0,&26
Estos circuitos surgen como una solución al problema del consumo que presentan los circuitos
estáticos. La figura siguiente muestra la topología de un inversor NMOS dinámico. En el terminal de
fase (Vf) se aplican pulsos periódicos de corta duración que permiten evaluar la función lógica
implementada (negación en este caso) y cargar el resultado de la evaluación en la capacidad parásita
(CGS) de la entrada del siguiente circuito. De esta forma el transistor de carga y el que transmite el
nivel lógico, sólo conducen en los instantes en que Vf toma el nivel alto, reduciéndose así
enormemente el consumo medio en un periodo.
La duración del pulso en Vf debe ser la mínima necesaria para cargar o descargar la capacidad
parásita CGS y para propagar la señal por todo el circuito en caso de circuitos de varios niveles de
puertas.
El periodo de la señal Vf debe ser lo suficientemente pequeño para que no se descargue por fugas la
capacidad parásita CGS hasta el punto de que se deteriore el nivel lógico alto.
Vf
VI_1
VI_2
VOHmín
Vo_2
Pot
Pmed
En el cronograma se muestra el funcionamiento de dos inversores NMOS dinámicos en serie.
A la vista de las consideraciones anteriores debe adquirir sentido la característica de frecuencia
mínima de funcionamiento que dan los fabricantes para circuitos dinámicos como registros de
desplazamiento y otros más complejos como microprocesadores (8085 de Intel, por ejemplo). Se trata
de la frecuencia mínima admisible que asegura la regeneración de los niveles lógicos antes de que se
deterioren de forma irrecuperable. En las memorias dinámicas a esto se le denomina refresco.
Juan Enrique García Sánchez, Febrero de 2001
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275$6)81&,21(6&21&,5&8,7261026',1È0,&26
Juan Enrique García Sánchez, Febrero de 2001
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/Ï*,&$&026
La lógica CMOS surge como solución al problema del consumo que presentan los circuitos MOS
(NMOS y PMOS, incluso los dinámicos). En los circuitos CMOS, salvo en las conmutaciones, en
ningún momento hay un camino de baja impedancia entre la tensión de alimentación y masa. Esto
hace que estos circuitos presenten un consumo medio por periodo mínimo.
En la figura se muestra la topología de un inversor CMOS.
Si VI es igual a nivel alto (≈ VDD)
VGSQN ≈ VDD > VTQN ⇒ QN en conducción
VGSQP ≈ 0 V > VTQP ⇒ QP en corte
Si VI es igual a nivel bajo (≈ 0 V)
VGSQN ≈ 0 V < VTQN ⇒ QN en corte
VGSQP ≈ -VDD < VTQP ⇒ QP en conducción
VDD
VDD
A la derecha tenemos un símil con
interruptores del funcionamiento
del inversor CMOS.
VI=0
Vo=VDD
VI=1
Vo=MASA
En la parte inferior se muestra la
característica de transferencia
ideal de esta familia y el consumo
en función de la tensión de
entrada
Juan Enrique García Sánchez, Febrero de 2001
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5HSUHVHQWDFLyQWHPSRUDOGHOFRQVXPRHQXQLQYHUVRU
&026
CORRIENTE
DE
DRENADOR
IDmáx
TENSIÓN
DE
ENTRADA
VTN
VDD
VTP
En este tipo de familias
lógicas, en las que el
consumo de energía se
produce fundamentalmente
en las transiciones de nivel,
la disipación de potencia de
un CI es función directa de
la frecuencia de trabajo.
PERIODO
275$638(57$6%$6,&$6&026
Juan Enrique García Sánchez, Febrero de 2001
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