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UNIVERSIDAD INDUSTRIAL DE SANTANDER
Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
Sistemas Digitales I
Taller No 5:
Diseño en VHDL de Circuitos Secuenciales
Profesor:
Carlos A. Fajardo
Bucaramanga, Colombia
Agosto de 2015
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1. Diseñe un contador ascendente módulo 11. El diseño debe contener:
a. Diagrama de bloques.
b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del
estado siguiente y la lógica de salida.
c. Simulación.
2. Diseñe un contador ascendente de módulo variable. La salida del contador debe ser de 4 bits. El
diseño debe contener:
a. Diagrama de bloques.
b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del
estado siguiente y la lógica de salida.
c. Diagrama RTL y Simulación.
3. Diseñe un contador ascendente/descendente módulo 11. Tenga en cuenta que este contador debe
tener un bit de entrada que indique si está en modo ascendente o descendente. La salida del contador
debe ser de 4 bits. El diseño debe contener:
a. Diagrama de bloques.
b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del
estado siguiente y la lógica de salida.
c. Diagrama RTL y Simulación.
4. Diseñe un registro de 4 bits entrada serie – salida paralelo. El diseño debe contener:
a. Diagrama de bloques.
b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del
estado siguiente y la lógica de salida.
c. Diagrama RTL y Simulación.
5. Diseñe un registro de 4 bits entrada paralelo – salida serie. El diseño debe contener:
a. Diagrama de bloques.
b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del
estado siguiente y la lógica de salida.
c. Diagrama RTL y Simulación.
6. Diseñe un registro de 4 bits entrada serie – salida serie. El diseño debe contener:
a. Diagrama de bloques.
b. Descripción en VHDL. En la descripción se debe diferenciar el registro de estado, la lógica del
estado siguiente y la lógica de salida.
c. Diagrama RTL y Simulación.
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7. Diseñe un circuito que cuente las veces que se oprime un pulsador. El diseño debe contener:
a. Diagrama de bloques.
b. Diagrama RTL y Simulación.
8. Diseñe un divisor de frecuencia, que divida la frecuencia en 10. El diseño debe contener:
a. Diagrama de bloques.
b. Diagrama RTL y Simulación.
9. Implemente en VHDL la máquina de estados que aparece en la figura 1. El diseño debe contener:
a. Descripción en VHDL.
b. Diagrama RTL.
c. Simulación.
Figura 1
10. Implemente en VHDL la máquina de estados que aparece en la figura 2. El diseño debe contener:
a. Descripción en VHDL.
b. Diagrama RTL.
c. Simulación.
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Figura 2
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